TSMC, 복잡한 실리콘 설계에도 3D 스택 도입

■ 출처

- https://www.techpowerup.com/243870/tsmc-to-bring-3d-stacked-wafers-to-complex-silicon-designs-such-as-gpus

■ 참조

- https://community.cadence.com/cadence_blogs_8/b/breakfast-bytes/posts/tsmc-placeholder

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TSMC가 3D 스택 실리콘 웨어퍼에 도입하려는 것 같습니다. 새로운 Wafer-on-Wafer(WoW) 고급 패키징 기술과 함께 말이죠. 이 기술은 7nm+ 및 5nm 공정과 함게 소개되었는데요, 이전까지의 비교적 덜 복잡한(NAND같은) 실리콘 설계에서만 구현가능했던 것과 달리 TSMC는 2층 스택을 구현했다고 합니다. 각 층이(완벽한 정렬때문에) '미러 이미지'형태라고 하네요.

이러한 두 레이어의 결합은 TSMC의 비밀 소스와 혁신에 그 방법이 존재하는데요, 3D NAND 플래시에서는 다수의 케익 다이가 가장다를 통해 연결되는데요, 여기에 이러한 낸드 다이와 통신하기 위해서 많은 핀이 필요로하지는 않습니다. GPU 다이나 뭐 이런 것들보다는요. 하지만 복잡한 다이에서는 설계에 있어 수많은 핀들을 마지막(bottom) 층을 통하게 만들어야 하고, 실리콘을 통해 마지막에는 맨 위(top) 층까지 이어야만 합니다. 그렇기에 마지막 층은 양 끝으로 밖으로 노출되게 되며, 이 중 한쪽은 양 다이를 잇는 패키지 구조에 연결되게 되고, 위쪽면은 상단 다이를 잇는 구조가 됩니다. 이를 TSMC에서는 TSV(thru-silicon-vias)라고 합니다.

WOW(wafer on wafer)의 경우엔 PoP(package-on-package-SoC와 DRAM이 패키지가 결합 되는 방법)와는 다른데요, 두 개의 완전한 패키지가 동심원 형식으로 PCB에 연결되거나 DRAM 패키지와 SoC 패키지 상단이 마주하며 핀으로 연결되게 됩니다. DRAM 패키지가 SoC 패키지보다 핀 수가 적기에 위에 있는게 유리하거든요. 한 개의 WoW 다이는 한 개의 싱글 패키지 안에 들어 있으며 평면 싱글 레이어 다이의 면적을 두 배로 제공합니다. TSMC의 또다른 핵심 혁신인 접착층은 두 패키지를 결합하는데 도움이 될 뿐만 아니라 열전도성에도 도움을 줍니다. 두 다이 사이에는 노동 분업이 있는데요, 최하층은 두 다이의 배선을 버텨야만 하며, 최 상층은 두 다이 만큼의 열을 방출해야만 합니다. 이와 관련해 상층은 여유 공간이 있다는 점에서(하부 기판이 일반적으로 패키지 기판에 물려 있음) 약간이 도움을 얻게 되는 거지요.